発表論文Publication
論文誌Journal
(1) 金杉昭徳, 森末道忠 :
"ジョセフソン素子回路における定常振動の解析",
電子通信学会論文誌(C), J67-C,10, pp. 749-755 (1984).
(A. Kanasugi and M. Morisue :
"Analysis of Stationary Oscillations on Josephson Circuit",
Electronics and Communications in Japan, Part 2, 68, 3 (1985).)
(2) K. Yamashita, A. Kanasugi, S. Hijiya, G. Goto, N. Matsumura and S. Shirato :
"A Wafer Scale 170,000-Gate FFT Processor with Built-In Test Circuits",
IEEE J. of Solid State Circuits, 23, 2, pp. 336-342 (1988).
(3) M. Morisue, S. Furusawa, J. Asahina and A. Kanasugi :
"Analysis of Pulse Propagation on High-Tc Superconducting Transmission Lines",
IEEE Trans. on Magn., 27, 2, pp.2805-2808 (1991).
(4) M. Morisue, S. Hayashi, A. Kanasugi and T. Van Duzer :
"A New Simulator for Josephson Circuits with Lossy Transmission Lines",
IEEE Trans. on Magn., 27, 2, pp.2906-2909 (1991).
(5) 金杉昭徳, 佐藤修司, 森末道忠 :
"回路結線の規則性抽出の一手法",
エレクトロニクス実装学会誌, Vol.8, 7, pp. 532-538 (1993).
(6) M. Morisue, M. Yamadaya and A. Kanasugi :
"Theoretical Analysis of A Relaxation Oscillator with SQUID",
IEEE Trans. on Applied Superconductivity, 5, 2, pp.2164-2167 (1995).
(7) A. Kanasugi, M. Morisue, H. Noguchi, M. Yamadaya and H. Furukawa :
"Oscillation Modes in a Josephson Circuit and Its Application to Digital Systems",
IEICE Trans. Electron., Vol. E79-C, No.9, pp. 1206-1212 (1996).
(8) M.Morisue, M.Yamadaya, H. Noguchi and A.Kanasugi :
"Digital Application of Chaotic Oscillation Modes in Josephson Circuit",
Int. J. of Intelligent Systems, Vol. 12, No. 4, pp. 267-290 (1997).
(9) M. Morisue, J. Endo, T. Morooka, Y. Kogure and A. Kanasugi :
"A Novel Josephson Ternary Multiplier",
IEEE Trans. on Applied Superconductivity, 7, 2, pp.2979-2982 (1997).
(10) 中谷直司, 金杉昭徳, 近藤邦雄 :
"任意形状ブロックを対象とした一配置手法",
エレクトロニクス実装学会誌, Vol. 1, No. 6, pp. 476-482 (1998).
(11) 中谷直司, 金杉昭徳, 近藤邦雄 :
"ウイルス進化論に基づく進化型アルゴリズム",
情報処理学会論文誌, Vol. 40, No. 5, pp. 2346-2355 (1999).
(12) A.Kanasugi and A.Tsukahara:
"A Processor for Genetic Algorithm using Dynamically Reconfigurable Memory",
Journal of Convergence Information Technology, vol.2, no.1, pp. 4-15 (2007-03).
(13) A.Tsukahara and A.Kanasugi:
"Genetic Algorithm with Dynamic Variable Number of Individuals and Accuracy",
International Journal of Control, Automation, and Systems, vol. 7, no. 1, pp.1-6, 2009 (2009-02).
(14) Y. Hayakawa and A.Kanasugi:
"A dynamically reconfigurable processor for H.264/AVC image prediction",
Artificial Life and Robotics, vol. 15, no. 2, pp.147-150, 2010 (2010-09).
(15) T. Ishimura and A.Kanasugi:
"A Design and Simulation for Dynamically Reconfigurable Systolic Array",
International Journal of Information Processing and Management, vol. 1, no. 2, pp.18-24, 2010 (2010-10).
(16) M. Aoshima and A.Kanasugi:
"A Processor for Genetic Algorithm based on Redundant Binary Number",
Journal of Next Generation Information Technology, vol. 1, no. 3, pp.66-74, 2010 (2010-11).
(17) A. Murayama and A.Kanasugi:
"A Processor for GA based on Redundant Binary Number using FPGA",
Journal of Next Generation Information Technology, vol. 3, no. 3, pp.1-9, 2012 (2012-08).
(18) S. Seto and A.Kanasugi:
"Numerical Research on Distributed Genetic Algorithm with Redundant Binary Number",
International Journal of Intelligent Information Processing, vol. 3, no. 4, pp.21-27, 2012 (2012-12).
(19) T. Kamimura and A.Kanasugi:
"Numerical Research on Distributed Genetic Algorithm with Redundant Binary Number",
International Journal of Information Processing and Management, vol. 4, no. 1, pp.98-104, 2013 (2013-01).
(20) A. Tsukahara and A.Kanasugi:
"A novel architecture of dynamically reconfigurable fused multiply-adder for digital signal processing",
Artificial Life and Robotics, vol. 19, no. 3, pp.233-238, 2010 (2014-09).
(21) K. Ando, H. Uchida, S. Ahmed, K. Nishigaki, O. Takei, A. Kanasugi:
"Position detection method for microwell chip on microscope stage by photon multiplier tube",
Artificial Life and Robotics, vol. 19, no. 3, pp.239-243, 2010 (2014-09).
(22) K. Nishijima, A. Kanasugi and K. Ando:
"Accuracy improvement of genetic algorithm for obtaining floating-point solution",
Artificial Life and Robotics, vol. 19, no. 4, pp.328-332, 2010 (2014-10).
(23) T. Sega, A. Kanasugi and K. Ando:
"Generator of dynamically reconfigurable processor",
Artificial Life and Robotics, vol. 20, no. 2, pp. 103-108 (2015-06).
(24) A. Kanasugi, A. Tsukahara and K. Ando:
"Hardware implementation of evolutionary algorithms using dynamic reconfiguration technology",
Natural Computing, vol. 14, no. 4, pp. 593-601 (2015-12).
(25) 塚原彰彦，金杉昭徳 :
"実数値GA専用プロセッサの一方式",
電気学会論文誌(C), vol. 136, no. 11, pp. 1586-1595 (2016-11).
国際会議International conference
(1) M. Morisue and A. Kanasugi :
"A Novel Computer Approach for Nonlinear Oscillations",
Proc. of IEEE Int. Symp. on Circuit and Systems (1986).
(2) K. Yamashita, A. Kanasugi, S. Hijiya, G. Goto, N. Matsumura and S. Shirato :
"A Wafer Scale 170,000-Gate FFT Processor with Built-In Test Circuits",
Proc. of IEEE Custom Integrated Circuits Conf., pp. 207-210 (1987).
(3) K. Yamashita, A. Kanasugi, S. Hijiya and G. Goto :
"A Wafer-Scale FFT Processor Featuring a Repeatable Building Block",
Proc. of IEEE Int. Conf. on Wafer Scale Integration, pp. 299-307 (1989).
(4) A. Kanasugi, M. Morisue and K. Kobayashi :
"Novel Oscillation Modes Produced in Josephson Circuits",
Proc. of 1992 Symp. on Nonlinear Theory and Its Applications, pp.103-106 (1992).
(5) M. Morisue, H. Noguchi and A. Kanasugi :
"A Chaos Simulator using Analogue Circuit to Model Josephson Junction",
Proc. of 5th Int. Fuzzy Systems Association World Conf., pp.849-852 (1993).
(6) A. Kanasugi and M. Morisue :
"Analysis of Oscillations Produced in Josephson Circuits using Wavelet Transform",
Proc. of 1993 Joint Technical Conf. on Circuits/Systems, Computers and Communications,
pp. 958-963 (1993).
(7) A. Kanasugi, H. Noguchi and M. Morisue :
"Mapping of Oscillation Modes Produced in Josephson Circuits",
Proc. of 1993 Symp. on Nonlinear Theory and Its Applications, pp. 731-736 (1993).
(8) A. Kanasugi and M. Morisue :
"Wavelet Analysis of Bifurcations in Josephson Circuits",
Proc. of 1993 Symp. on Nonlinear Theory and Its Applications, pp. 395-398 (1993).
(9) A. Kanasugi, S. Sato and M. Morisue :
"An Efficient Algorithm for Floorplanning of High-Speed VLSI Circuits
Using Hierarchical Clustering with Fuzzy Theory",
Proc. of 1993 Joint Technical Conf. on Circuits/Systems, Computer and Communications,
pp. 649-654 (1993).
(10) M.Morisue, M.Yamadaya, H. Noguchi and A.Kanasugi :
"Basic Digital Application for Josephson Junction Chaotic and Associated Oscillation Modes",
Proc. of 3rd Int. Conf. on Fuzzy Logic, Neural Nets and Soft Computing, pp. 609-612 (1994).
(11) A. Kanasugi, M. Yamadaya, H. Noguchi, M. Morisue and T. Iizuka :
"Basic Logic and Memory Circuits using Chaotic and Associated Oscillation Modes
Produced in Josephson Junctions",
Proc. of 1994 Symp. on Nonlinear Theory and Its Applications, pp. 97-100 (1994).
(12) A. Kanasugi, M. Morisue, H. Noguchi and M. Yamadaya :
"A Memory Circuits Utilizing Chaos in Josephson Circuits",
Proc. of 1995 Symp. on Nonlinear Theory and Its Applications, pp. 339-342 (1995).
(13) A. Kanasugi, H. Shindo, N. Nakaya and M. Morisue :
"A Novel Crossover Operation for Genetic Placement Method",
Proc. of 1996 Int. Technical Conf. on Circuits/Systems, Computer and Communications,
pp. 995-998 (1996).
(14) N. Nakaya, A. Kanasugi, H. Shindo and M. Morisue :
"A Genetic Approach to Placement Using a New Coding Technique",
Proc. of 1996 Int. Technical Conf. on Circuits/Systems, Computer and Communications,
pp. 1003-1006 (1996).
(15) A. Kanasugi and H. Shindo :
"A Genetic Floorplan Method with Novel Coding Technique and Crossover Operation",
Proc. of 1997 Int. Technical Conf. on Circuits/Systems, Computer and Communications,
pp. 601-604 (1997).
(16) A. Kanasugi, M. Yamadaya and M. Morisue :
"Analysis of Relaxation Oscillation SQUID with Additional Positive Feedback",
Proc. of 1997 Symp. on Nonlinear Theory and Its Applications, Vol. 1, pp. 549-552 (1997).
(17) N. Nakaya, A. kanasugi and K. Kondo :
"A Novel Genetic Algorithm Based on the Theory of Virus Evolution",
Proc. of Third Int. Symp. on Artificial Life and Robotics, Vol. 1, pp. 293-296 (1998).
(18) A. Kanasugi, T. Shimayama, N. Nakaya and T. Iizuka :
"A Genetic Algorithm for Switchbox Routing Problem",
Proc. of First Int. Conf. on Rough Sets and Current Trends in Computing, pp. 247-254 (1998).
(19) A. Kanasugi, A. Takahara and N. Nakaya :
"A Genetic Algorithm for Global Routing Problem",
Proc. of 1998 Int. Technical Conf. on Circuits/Systems, Computer and Communications,
pp. 1405-1408 (1998).
(20) N. Nakaya, A. Kanasugi and K. Kondo :
"A Novel Placement Method Using Evolutionary Algorithm",
Proc. of 1998 Int. Technical Conf. on Circuits/Systems, Computer and Communications,
pp. 1777-1780 (1998).
(21) N. Nakaya, A. Kanasugi and K. Kondo :
"A Reconfiguration Method of WSI circuits using Evolutionary Algorithm",
Proc. of 5th Int. Conf. on Soft Computing, Proc. of IIZUKA'98, pp. 845-848 (1998).
(22) N. Nakaya, A. Kanasugi and K. Kondo :
"A Novel Evolutionary Algorithmfor Placement Problem",
Proc. of 1999 Int. Technical Conf. on Circuits/Systems, Computer and Communications,
pp. 577-580 (1999).
(23) A. Kanasugi and N. Nakaya :
"A Single-Layer Routing Method based on Maze Router and Genetic Algorithm",
Proc. of 1999 Int. Technical Conf. on Circuits/Systems, Computer and Communications,
pp. 701-704 (1999).
(24) A. Kanasugi and J. Takahashi :
"A Greedy Router based on Maze Router and Genetic Algorithm",
Proc. of 2001 Int. Conf. on Electronics Packaging, pp.427-430 (2001).
(25) A. Kanasugi and J. Takahashi :
"A Placement method based on boundary method and Genetic Algorithm",
Proc. of 2001 Int. Conf. on Electronics Packaging, pp.431-435 (2001).
(26) A. Kanasugi :
"A Design of Architecture for Rough Set Processor",
Proc. of 2001 Int. Workshop on Rough Set Theory and Granular Computing (Bulletin of Int. Rough Set Theory, Vol. 5, No.1/2), pp.201-204 (2001).
(27) A. Kanasugi and A. Yokoyama :
"A Basic Design for Rough Set Processor",
Proc. of 15th Annual Conf. f Japanese Society for Artificial Intelligence (International Session), 1E1-02 (2001).
(28) A. Kanasugi :
"A Placement Technique for Wafer Scale Integrated Circuit",
Proc. of 2003 Int. Conf. on Electronics Packaging, pp.24-29 (2003).
(29) A. Kanasugi and Y. Koseki:
"A Control Circuit for Reconstruction of Wafer Scale Integrated Circuit",
Proc. of 2004 Int. Conf. on Electronics Packaging, pp.47-52 (2004).
(30) A. Kanasugi and A. Tsukahara:
"A Processor for Genetic Algorithm using Dynamically Reconfigurable Memory",
Proc. of 2006 Int. Conf. on Hybrid Information Technology, pp.310-313 (2006).
(31) M. Matsumoto and A. Kanasugi:
"A Design of Rough Set Processor for Knowledge Discovery",
Proc. of 2007 Int. Symp. on Artificial Life and Robotics pp. 440-441 (2007-01).
(32) A. Kanasugi, M. Shimizu and M. Enomoto:
"Implementation of Maze Routing Engine on FPGA",
Proc. of 2007 Int. Conf. on Electronics Packaging, pp. 124-127 (2007-04).
(33) A. Kanasugi and M. Matsumoto:
"Design and Implementation of Rough Rules Generation from Logical
Rules on FPGA Board",
Proc. of 2007 Int. Conf. on Rough Sets and Emerging Intelligent Systems Paradigms, pp. 594-602 (2007-06).
(34) A. Tsukahara and A. Kanasugi:
"Genetic Algorithm that can Dynamically Change Number of Individuals and Accuracy",
Proc. of 2007 Int. Conf. on Frontiers in the Convergence of Bioscience and Information Technologies, pp. 785-789 (2007-10).
(35) T. Ishimura, A. Kanasugi:
"An Architecture of Dynamically Reconfigurable Systolic Array",
Proc. of 2008 Int. Conf. on Electronics Packaging, pp.517-519 (2008-06).
(36) M. Aoshima, A. Kanasugi:
"A Processor for Genetic Algorithm based on Redundant Binary Number",
Proc. of 2008 Int. Conf. on Convergence and Hybrid Information Technology, vol.1, pp.581-586 (2008-11).
(37) T. Ishimura, A. Kanasugi:
"A Design and Simulation for Dynamically Reconfigurable Systolic Array",
Proc. of 2008 Int. Conf. on Convergence and Hybrid Information Technology, vol. 2, pp.172-175 (2008-11).
(38) H. Shimada, Y. Hayakawa and A. Kanasugi:
"An Architecture of Dynamically Reconfigurable Arithmetic Circuit",
Proc. of 2009 Int. Conf. on Electronics Packaging, pp. 963-966 (2009-04).
(39) Y. Hayakawa, T. Ishimura and A. Kanasugi:
"An Implementation and Verification of Dynamically Reconfigurable Systolic Array",
Proc. of 2009 Int. Conf. on Electronics Packaging, pp. 967-970 (2009-04).
(40) H. Shimada and A. Kanasugi:
"A Dynamically Reconfigurable Arithmetic Circuit for Complex Number and Double Precision Number",
2009 Int. Conf. on Electronics, Circuits and Systems Design (World Academy of Science, Engineering and Technology 54), pp. 753-759 (2009-06).
(41) Y. Hayakawa and A. Kanasugi:
"A Dynamically Reconfigurable Processor for the H.264/AVC Image Prediction",
Proc. of 2010 Int. Symp. on Artificial Life and Robotics pp. 658-661 (2010-02).
(42) A. Murayama and A. Kanasugi:
"A novel coding method for genetic algorithms based on redundant binary number",
Proc. of 2010 Int. Symp. on Artificial Life and Robotics pp. 709-710 (2010-02).
(43) Y. Minagi, Y. Hayakawa and A. Kanasugi:
"A Processor with Dynamically Reconfigurable Circuit for Floating-Point Arithmetic",
Proc. of 2010 International Conference on Electronics Packaging, pp. 776-779 (2010-05).
(44) Y. Hayakawa and A. Kanasugi:
"Design of Dynamically Reconfigurable Processor for the H.264/AVC Image Prediction and De-blocking Filter",
Proc. of 2010 International Conference on Computational Science and Engineering, pp. 127-131 (2010-12).
(45) A. Murayama and A. Kanasugi:
"A Processor for Genetic Algorithm based on Redundant Binary Number",
Proc. of 2011 International Conference on Computer Science and Convergence Information Technology, pp. 817-820 (2011-11).
(46) S. Seto and A. Kanasugi:
"A Novel Distributed Genetic Algorithm with Redundant Binary Number",
Proc. of 2012 International Conference on Information Science and Digital Content Technology, pp. 273-276 (2012-06).
(47) T. Kamimura and A. Kanasugi:
"A Parallel Processor for Distributed Genetic Algorithm with Redundant Binary Number",
Proc. of 2012 International Conference on New Trends in Information Science and Data Mining, pp. 124-127 (2012-10).
(48) D. Sasamoto and A. Kanasugi:
"A Reconfigurable Distributed GA Processor",
Proc. of 2013 Int. Conf. on Bioinformatics, Computational Biology and Biomedical Engineering, pp. 2682-2685 (2013-06).
(49) A. Tsukahara and A. Kanasugi:
"A novel architecture of dynamically reconfigurable fused multiply-adder for digital signal processing",
Proc. of 2014 Int. Symp. on Artificial Life and Robotics, pp. 841-844 (2014-01).
(50) K. Nishijima, A. Kanasugi and K. Ando:
"Accuracy Improvement of Genetic Algorithm for Obtaining Floating-Point Solution",
Proc. of 2014 Int. Symp. on Artificial Life and Robotics, pp. 850-853 (2014-01).
(51) K. Hasegawa, A. Kanasugi and K. Ando:
"Dynamically Reconfigurable Circuit for Correlation Calculation",
Proc. of 2014 Int. Symp. on Artificial Life and Robotics, pp. 892-895 (2014-01).
(52) T. Sega, A. Kanasugi and K. Ando:
"Generator of Dynamically Reconfigurable Processor",
Proc. of 2014 Int. Symp. on Artificial Life and Robotics, pp. 901-904 (2014-01).
(53) K. Ando, H. Uchida, A. Shamim, K. Nishigaki, O. Takei and A. Kanasugi:
"Position detection method for microwell chip on microscope stage by photon multiplier tube",
Proc. of 2014 Int. Symp. on Artificial Life and Robotics, pp. 914-917 (2014-01).
(54) A. Tsukahara and A. Kanasugi:
"Design of a Real Coded GA Processor",
Proc. of Int. Joint Conf. on Computational Intelligence (IJCCI 2015), pp. 334-339 (2015-11).
(55) Y. Matsui, A. Tsukahara, A. Kanasugi:
"Design of a ZNCC template matching processor based on FSBMA",
Proc. of 2014 Int. Symp. on Artificial Life and Robotics, pp. 809-812 (2016-01).
(56) A. Tsukahara and A. Kanasugi:
"Design of Linear Phase FIR Filter using Real Coded Genetic Algorithm Processor based on FPGA",
Proc. of 2017 Int. Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 106-108 (2017-03).
(57) Y. Matsui, A. Tsukahara, A. Kanasugi:
"An FPGA implementation of template matching processor",
Proc. of 2017 Int. Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 209-212 (2017-03).
資料Report
(1) 吉川敏則，森末道忠，金杉昭徳，佐久間哲雄，貫井 晋，石崎達也 :
"ジョセフソン素子を含む基本回路の一解析法",
電子情報通信学会, 非線形問題研究会資料, NLP82-16 (1982).
(2) 吉川敏則，金杉昭徳，森末道忠 :
"ジョセフソン素子回路の一解析法,
電子情報通信学会",非線形問題研究会資料, NLP83-1 (1983).
(3) 金杉昭徳，森末道忠 :
"ジョセフソン素子回路における定常振動解の高調波成分について",
電子情報通信学会, 非線形問題研究会資料, NLP83-20 (1983).
(4) 金杉昭徳，森末道忠 :
"ジョセフソン非線形回路における分数調波振動現象",
電子情報通信学会, 非線形問題研究会資料, NLP84-1 (1984).
(5) 金杉昭徳，村山泰浩，森末道忠 :
"２自由度系ジョセフソン回路の振動モード",
電子情報通信学会, 非線形問題研究会資料, NLP84-16 (1984).
(6) 金杉昭徳，森末道忠，村山泰浩 :
"ジョセフソン非線形回路の分数調波解析",
電子情報通信学会, 回路とシステム研究会資料, CAS84-167 (1984).
(7) 山下公一, 金杉昭徳, 土屋真平, 後藤源助, 松村信威, 白土猛英 :
"BIST回路内蔵ウェーハ・スケールFFTプロセッサ",
電子情報通信学会, 集積回路研究会資料, ICD87-67 (1987).
(8) 金杉昭徳, 佐藤真司, 山下公一 :
"ウェーハ集積回路の一配置手法",
情報処理学会, 設計自動化研究会資料, DA46-4 (1989).
(9) 金杉昭徳, 森末道忠 :
"ジョセフソン回路の振動モード解析",
電子情報通信学会, 超伝導エレクトロニクス研究会資料, SCE90-15 (1990).
(10) 森末道忠, 金杉昭徳 :
"超電導デバイスにおける非線形現象とその解析手法",
電子情報通信学会, 第１回非線形問題とその応用学術研究集会論文集, pp.169-176 (1990).
(11) 金杉昭徳, 森末道忠 :
"ジョセフソン自律系回路における非線形振動の一考察",
電子情報通信学会, 非線形問題研究会資料, NLP90-32 (1990).
(12) 細谷宏生, 李富強, 森末道忠, 金杉昭徳 :
"ジョセフソン計算機回路のシミュレーション",
電子情報通信学会, 非線形問題研究会資料, NLP91-56 (1991).
(13) 金杉昭徳, 佐藤修司, 森末道忠 :
"ファジィ理論を用いた階層クラスタリング手法",
情報処理学会, DAシンポジウム'91 論文集, pp.101-104 (1991).
(14) 金杉昭徳, 佐藤修司, 森末道忠 :
"論理回路における規則性抽出の一手法",
電子情報通信学会, VLSI設計技術研究会資料, VLD91-69 (1991).
(15) 金杉昭徳, 森末道忠 :
"周波数特性を持つ分布定数線路の一解析法",
電子情報通信学会, 回路とシステム研究会資料, CAS90-120 (1991).
(16) 芹沢裕司, 森末道忠, 金杉昭徳 :
"複数ジョセフソン素子回路に生ずる非線形振動",
電子情報通信学会, 非線形問題研究会資料, NLP91-81 (1992).
(17) 山田谷政幸，森末道忠，金杉昭徳 :
"ジョセフソン素子回路における弛張振動の解析",
電子情報通信学会, 超伝導エレクトロニクス研究会資料, SCE93-30 (1993).
(18) 山田谷政幸，森末道忠，金杉昭徳 :
"ジョセフソンROSにおける振動解析",
電子情報通信学会, 超伝導エレクトロニクス研究会資料, SCE94-14 (1994).
(19) 野口弘，山田谷政幸，森末道忠，金杉昭徳 :
"ジョセフソンカオス現象を用いたメモリ回路",
電子情報通信学会, 超伝導エレクトロニクス研究会資料, SCE94-35 (1994).
(20) 金杉昭徳，森末道忠，野口弘，山田谷政幸，布留川肇 :
"ジョセフソン回路の振動モードとそのディジタルシステムへの応用",
電子情報通信学会, 非線形問題研究会資料, NLP95-109 (1996).
(21) 中谷直司，金杉昭徳，森末道忠 :
"任意形状ブロックのレイアウト手法",
情報処理学会, 設計自動化研究会資料, DA80-5 (1996).
(22) 進藤裕志，金杉昭徳，中谷直司，森末道忠 :
"ネット形状の保存を考慮した遺伝的配置手法",
電子情報通信学会, VLSI設計技術研究会資料, VLD96-29 (1996).
(23) 中谷直司，金杉昭徳，進藤裕志，森末道忠 :
"新しいコーディング法を用いた遺伝的配置手法",
電子情報通信学会, VLSI設計技術研究会資料, VLD96-66 (1996).
(24) 進藤裕志，金杉昭徳 :
"遺伝的アルゴリズムを用いたフロアプラン手法",
エレクトロニクス実装学会, 実装CAE研究会資料, CAE97-3 (1997).
(25) 金杉昭徳，飯島大輔 :
"遺伝的アルゴリズムを用いたWSI再構成手法",
エレクトロニクス実装学会, 実装CAE研究会資料, CAE97-6 (1997).
(26) 金杉昭徳，島山崇 :
"遺伝的アルゴリズムを用いたスイッチボックス・ルータ",
エレクトロニクス実装学会, 実装CAE研究会資料, CAE97-8 (1997).
(27) 金杉昭徳，高原敦史 :
"遺伝的アルゴリズムを用いた概略配線手法",
情報処理学会, 設計自動化研究会資料, DA87-7 (1998).
(28) 金杉昭徳，島山崇 :
"遺伝的アルゴリズムを用いた詳細配線手法",
情報処理学会, 設計自動化研究会資料, DA87-8 (1998).
(29) 府川典文，金杉昭徳 :
"遺伝的アルゴリズムを用いたウェーハ集積回路の再構成手法",
情報処理学会, 設計自動化研究会資料, DA88-2 (1998).
(30) 吉田賢司，金杉昭徳 :
"遺伝的アルゴリズムによるクロック配線手法",
情報処理学会, 設計自動化研究会資料, DA88-3 (1998).
(31) 府川典文，金杉昭徳 :
"遺伝的アルゴリズムを用いたWSI再構成手法(2)",
エレクトロニクス実装学会, 実装CAE研究会資料, CAE98-1 (1998).
(32) 金杉昭徳 :
"遺伝的アルゴリズムを用いた一層配線手法",
エレクトロニクス実装学会, 実装CAE研究会資料, CAE98-6 (1998).
(33) 府川典文，金杉昭徳，中谷直司 :
"遺伝的アルゴリズムを用いたWSI再構成",
エレクトロニクス実装学会, 第8回マイクロエレクトロニクスシンポジウム, pp. 237-240 (1998).
(34) 小山健一郎，金杉昭徳 :
"遺伝的アルゴリズムを用いた非線形回路周期解の一計算法",
電子情報通信学会, 回路とシステム研究会資料, CAS98-78 (1999).
(35) 金杉昭徳，中谷直司 :
"迷路法と遺伝的アルゴリズムに基づく一層配線手法",
情報処理学会, 設計自動化研究会資料, DA91-14 (1999).
(36) 金杉昭徳, 高橋 仁 :
"迷路法と遺伝的アルゴリズムに基づく配線手法",
電子情報通信学会, VLSI設計技術研究会資料, VLD2000-25 (2000).
(37) 高橋 仁，金杉昭徳，大嶋健司 :
"境界線法を応用したコード表現による遺伝的フロアプラン手法",
電子情報通信学会, VLSI設計技術研究会資料, VLD2000-56 (2000).
(38) 金杉昭徳 :
"ラフ集合専用プロセッサの設計",
人工知能学会, 人工知能基礎論研究会資料, SIG-FAI-A003-15 (2000).
(39) 金杉昭徳, 高橋 仁 :
"遺伝的アルゴリズムを応用した迷路配線手法",
情報処理学会, 数理モデル化と問題解決研究会資料，MPS 32-3 (2000).
(40) 金杉昭徳 :
"大規模論理関数簡略化専用プロセッサの基本設計",
情報処理学会, システムLSI設計技術研究会資料, SLDM 100-2 (2001).
(41) 金杉昭徳，梶田佳樹 :
"ラフ集合専用プロセッサのアーキテクチャ",
電子情報通信学会, 回路とシステム研究会資料, CAS2001-51 (2001).
(42) 金杉昭徳，梶田佳樹 :
"ラフセットプロセッサの回路設計",
電子情報通信学会, 回路とシステム研究会資料, CAS2001-126 (2002).
(43) 金杉昭徳，梶田佳樹 :
"ラフセット・プロセッサの設計とシミュレーション",
電子情報通信学会, 非線形問題研究会, NLP2002-20 (2002).
(44) 金杉昭徳，梶田佳樹 :
"ラフセット演算専用プロセッサの設計とシミュレーション",
人工知能学会, 人工知能基礎論研究会資料, SIG-FAI50-1 (2002).
(45) 小関豊，金杉昭徳 :
"動的再構成のためのセル割り当て回路の設計",
情報処理学会, システムLSI設計技術研究会資料, SLDM 116-27 (2004-10).
(46) 金杉昭徳，大倉昌夫，松本光弘 :
"データマイニング専用プロセッサのアーキテクチャと回路設計",
電子情報通信学会, 集積回路研究会資料, ICD2004-192 (2004-12).
(47) 大倉昌夫，松本光弘，金杉昭徳 :
"ラフ集合論に基づくデータマイニング用プロセッサの回路設計",
電子情報通信学会, 非線形問題研究会資料, NLP2005-93 (2005-12).
(48) 松本光弘，大倉昌夫，塚原彰彦，金杉昭徳 :
"データマイニングのためのラフ集合演算プロセッサの設計",
電子情報通信学会, 集積回路研究会資料, ICD2005-210 (2006-01).
(49) 金杉昭徳 :
"ラフ集合理論に基づく高性能データマイニング専用プロセッサの研究開発",
東京電機大学総合研究所年報，pp. 177-182 (2006).
(50) 塚原彰彦，金杉昭徳 :
"動的再構成メモリを用いた遺伝的アルゴリズム専用プロセッサの設計",
電子情報通信学会, VLSI設計技術研究会資料, VLD2006-39 (2006-09).
(51) 塚原彰彦，金杉昭徳 :
"個体数と精度を動的に変更可能な遺伝的アルゴリズム専用プロセッサ",
電子情報通信学会, 集積回路研究会資料, ICD2006-157 (2006-12).
(52) 青島正直，金杉昭徳 :
"冗長二進数を用いた遺伝的アルゴリズム専用プロセッサ",
第21回多値論理とその応用研究会資料 (2008-1).
(53) 石村俊介，金杉昭徳 :
"動的再構成可能なシストリック・アレイの一構成法",
電子情報通信学会, スマートインフォメディアシステム研究会資料, SIS2007-70 (2008-3).
(54) 青島正直，金杉昭徳 :
"冗長二進数を用いた再構成可能な遺伝的アルゴリズム専用プロセッサ",
電子情報通信学会, コンピュータシステム研究会資料, CPSY2008-51 (2008-12).
(55) 石村俊介，早川雄貴，金杉昭徳 :
"動的再構成可能なシストリック・アレイの一構成法とFPGA実装",
電子情報通信学会, コンピュータシステム研究会資料, CPSY2008-52 (2008-12).
(56) 塚原彰彦，金杉昭徳 :
"実数値GA専用プロセッサの一設計",
電子情報通信学会, コンピュテーション研究会資料, COMP2015-8 (2015-06).
(57) 松井悠真，塚原彰彦，金杉昭徳，安藤 毅 :
"相関演算専用プロセッサのFPGAへの実装",
電子情報通信学会, コンピュテーション研究会資料, COMP2015-9 (2015-06).
(58) 塚原彰彦，金杉昭徳 :
"実数値GA専用プロセッサを用いたFIRフィルタの最適設計",
電子情報通信学会, コンピュータシステム研究会資料, CPSY2016-107 (2017-01).
(59) 金子博昭，金杉昭徳 :
"消費エネルギーを分配した領域毎に立上げ可能なプロセッサの検討",
電子情報通信学会, コンピュータシステム研究会資料, CPSY2016-123 (2017-01).
解説Survey
(1) 山下公一, 金杉昭徳, 土屋真平, 後藤源助 :
"ウェーハ・スケールLSIの可能性と限界",
日経エレクトロニクス, No.422, pp.141-161 (1987).
(2) 森末道忠, 金杉昭徳 :
"カオスの発生事例−1. ジョセフソン回路",
システム制御情報学会誌, Vol. 37, No. 11, pp.671-672 (1993).
(3) 金杉昭徳 :
"回路と実装技術の現状と今後の動向−設計手法・ツールの動向",
エレクトロニクス実装学会誌, Vol. 13, No. 1, pp.3-4 (1998).
(4) 金杉昭徳 :
"配置配線における各種アルゴリズムについて",
エレクトロニクス実装学会誌, Vol. 2, No. 3, pp.184-187 (1999).
(5) 白石洋一, 金杉昭徳:
"パフォーマンスドリブン・レイアウト手法",
エレクトロニクス実装学会誌, Vol. 4, No. 5, pp.350-353 (2001).
